台积电官方辟谣：诈骗集团假冒魏哲家董事长名义诱导投资，切勿上当

近日消息，在近期有不法分子假冒台积电董事长兼总裁魏哲家的身份，在Facebook上创建账号，假借传授理财知识之名，引诱用户加入投资群组，意图进行诈骗活动。对此，提醒公众应提高警惕，核实信息来源，谨慎对待网络投资邀约，避免财产损失。

台积电就此特别发文澄清回应表示：

最近诈骗手法层出不穷，台积电公司董事长暨总裁魏哲家及经营团队、创办人张忠谋博士及其夫人（台积电慈善基金会董事长）张淑芬女士皆没有用个人身份经营任何公开脸书帐号或社群媒体粉丝页 / 社团 / 社群，亦不曾参与任何投资或股票买卖相关之公开团体、刊登此类广告、或分享投资理财经验。请大家明鉴不要上当。

如有冒用身份情事，本公司亦保留法律追诉权。

从台积电官网获悉，魏哲家于 2024 年 6 月续任台积电总裁并接替刘德音担任公司董事长一职，全面掌舵这家晶圆代工龙头。

台积电2纳米制程迈入试产阶段：苹果锁定首批产能，iPhone 17或将首发搭载

7月15日消息，台积电先进的2纳米制程技术已进入关键时刻，据悉于本周正式启动试生产阶段。此番举动标志着半导体制造工艺的重大飞跃，其中，苹果公司凭借其行业影响力与台积电的长期合作关系，预期将率先获得这一尖端制程的首批产能。

台积电 2nm 制程芯片测试、生产与零组件等设备已在二季度初期入厂装机，本周将在新竹宝山新建晶圆厂进行 2nm 制程试产，并计划 2025 年量产，消息称预计由 iPhone 17 系列搭载。

注：iPhone 15 Pro 搭载采用台积电 3nm 工艺（N3B）制造的 A17 Pro 芯片；M4 iPad Pro 采用了下一代 3nm 技术（N3E）。消息称台积电 2nm 性能将比 3nm 提升 10～15%，功耗最高降低 30%。

此外，苹果 M5 芯片规划 2025 年跟进 SoIC（系统整合芯片）封装并量产，SoIC 技术是将多个不同功能芯片垂直堆叠，形成紧密的三维结构。

半导体业内人士表示，随着 SoC（系统单芯片）越来越大，未来 12 寸晶圆可能只能摆放一颗芯片，这对于晶圆代工厂良率及产能均是极大挑战。因此台积电加速研发 SoIC，希望通过立体堆叠芯片技术，满足芯片所需晶体管数量等要求。

供应链透露，相对于 AI 芯片，苹果芯片的 SoIC 制作相对容易，台积电目前 SoIC 月产能约 4 千片，明年将至少扩大一倍。

台积电晶圆成本上扬，2025年价格调整或触及双位数增长

近日消息，全球领先的半导体制造商台积电正酝酿新一轮的价格调整策略，预计于2025年实施。面对不断攀升的生产成本，台积电计划对各类晶圆代工服务进行调价，涨幅预估将落在10%左右，此举旨在应对日益增加的运营开支，同时确保公司的盈利能力与市场竞争力。

据报告，由于消费电子和高性能计算领域对先进处理器的强劲需求，台积电有意提高其在 2025 年的整体晶圆价格。与人工智能和高性能计算客户（例如英伟达）的谈判表明，这些客户可以接受约 10% 的涨价幅度，例如 4nm 制程的晶圆价格可能从 18,000 美元左右涨到 20,000 美元左右。

因此，预计主要用于 AMD 和英伟达等公司的 4nm 和 5nm 制程的晶圆平均售价 (ASP) 将上涨 11%。这意味著对于部分客户而言，N4 / N5 制程的晶圆价格自 2021 年第一季度以来累计上涨约 25%。

报告称，尽管对智能手机和消费电子产品客户（例如苹果）提出涨价要求颇具挑战，但有迹象表明他们能接受适度的涨价。摩根士丹利预计，2025 年 3nm 制程晶圆的平均售价将上涨 4%。

虽然晶圆价格取决于最终协议和产量，但有业内人士认为，台积电 N3 制程的晶圆生产成本可能在 20,000 美元或以上，并且肯定会进一步上涨。摩根士丹利认为，企业应该能够将部分额外成本转嫁给终端用户。

与先进制程不同，由于产能充足，16nm 等成熟制程预计不会涨价。

为了让客户更愿意支付额外费用，摩根士丹利最近的供应链调查显示，台积电暗示其领先制程产能可能出现短缺，除非客户“认可台积电的价值”才能确保产能分配。

此外，摩根士丹利分析师认为，未来两年先进的 CoWoS 封装价格可能会飙升 20%。

2022 年，台积电将晶圆价格上调了 10%，2023 年又追加了 5%。展望未来，预计 2025 年还将会有 5% 的综合涨幅，以期帮助台积电的毛利率在 2025 年反弹至 53% - 54%。

台积电背供技术：瞄准2026量产，革新高效能，挑战生产极限与成本壁垒

7月4日消息，台积电宣布其背面供电（Backside Power Delivery，简称BSPD）技术已步入研发关键阶段，目标锁定于2026年实现大规模量产。

这一突破性技术被赞誉为半导体领域最直接且高效的解决方案，旨在解决当前高性能芯片面临的供电难题，尤其是在晶体管尺寸不断缩小、密度急剧增加的背景下，传统供电方式已难以满足日益增长的电力需求。

为什么要背面供电网络？

由于晶体管越来越小，密度越来越高，堆叠层数也越来越多，因此想要为晶体管供电和传输数据信号，需要穿过 10-20 层堆栈，大大提高了线路设计的复杂程度。

背面供电技术（BSPDN）将原先和晶体管一同排布的供电网络直接转移到晶体管的背面重新排布，也是晶体管三维结构上的一种创新。

该技术可以在增加单位面积内晶体管密度的同时，避免晶体管和电源网络之间的信号干扰，减轻线路后端的布线拥塞并提供电源性能优势，增强芯片的可靠性。

技术难点

背面供电的难点在于需要打磨晶圆（wafer）背面，让其薄到将近可以接触电晶体，但同时，这样会使晶圆刚性大打折扣，因此必须在晶圆正面键合一片载体晶圆（carrier wafer），来承载背面制造过程。

另外在 nTSV（纳米硅穿孔）工艺中，为要确保纳米级孔中铜金属涂布均匀，也需要更多设备协助检测。

台积电的更为直接、高效

查询公开资料，全球背面供电网络技术目前有 3 种解决方案：

英特尔的 PowerVia

比利时微电子研究中心（imec）的 Buried Power Rail

台积电的 Super PowerRail

晶体管由四个主要组件组成，包括源极、汲极、通道和闸极。源极是电流流入晶体管的入口，而汲极是出口；通道和栅极依序负责协调电子的运动。

台积电的 A16 节点制程技术中的电力传输线直接连接到源极和汲极，因此要比英特尔的背面供电技术更加复杂。台积电表示，其决定采用更复杂的设计原因是有助于提高客户芯片的效能。

台积电表示在相同工作电压（Vdd）下，使用 Super PowerRail 的 A16 节点运算速度要比 N2P 快 8~10%；相同运算速度下，功耗降低 15%~20%，芯片密度提升高达 1.10 倍。

台积电所采用方式最直接、有效，但代价是生产复杂且昂贵。为反映价值，台积电在价格方面也进行调整，据悉先进制程部分已成功涨价，并在明年 1 月开始涨价，特别针对 3nm / 5nm AI 产品线，调整 5%～10%。